[비즈니스포스트] 삼성전자가 로직 반도체에 '3D 수직 적층' 기술을 구현하는 데 성공했다.

낸드플래시와 D램에 이어 시스템 반도체 분야에서도 초격차 기술 리더십을 확보하게 됐다.

삼성전자는 17일 뉴스룸을 통해 삼성전자 반도체연구소 로직 TD팀이 세계적 권위의 반도체 학회인 '2026 VLSI 심포지엄'에서 게이트 피치(인접한 게이트 중심 간 거리) 42나노 수준의 '3D 적층 트랜지스터' 구조를 세계 최초로 구현했다고 밝혔다.

해당 연구는 학회에 제출된 1천 편 이상의 논문 중 최고 평가를 받으며 'Best Paper(최우수 논문상)'에 선정됐다. 그동안 글로벌 반도체 업계가 구현한 수직 적층 로직 소자의 최소 크기가 48나노에 머물렀던 점을 감안하면, 삼성전자가 미세화 경쟁에서 한 발짝 더 앞서 나가게 된 것이다.

그동안 중앙처리장치(CPU), 그래픽처리장치(GPU) 등 연산과 제어를 담당하는 로직 반도체는 단위 면적당 트랜지스터 수를 늘리기 위해 수평 간격을 줄이는 데 집중해 왔다. 그러나 간격이 극도로 좁아지면 소자 사이의 절연체가 얇아져 전류가 새고 오동작이 발생하는 물리적 한계에 부딪혔다.

삼성전자 연구팀은 이를 '수직 적층' 방식으로 돌파했다.

단독주택 밀집 지역의 소음 문제를 해결하기 위해 복층 주상복합 아파트를 지은 것과 같은 원리다. 이번 연구에서는 전류가 흐르는 채널을 상·하부 각 3단(총 6단)으로 쌓아 올리며 업계 최고 수준의 기술력을 입증했다.

이번 성과의 핵심은 독자 개발한 '직접 관통 연결(RBC) 공정'이다.

기존의 측면 우회 연결 방식과 달리, 위아래 트랜지스터를 수직 'I'자 형태로 직접 관통해 연결하는 방식이다. 일반 공정 대비 3배 이상 깊은 구멍을 뚫고 빈 공간 없이 금속을 채워야 해 종횡비(높이 대 폭의 비율)에 따른 공정 난이도가 극도로 높았으나, 연구팀은 새로운 소재와 최적 공정 확보를 통해 이를 극복했다.

3D 적층 트랜지스터 구조가 양산화되면 반도체 시장의 판도가 바뀔 것으로 전망된다.

수직 구조 특성상 수평 면적의 제약이 사라지기 때문에, 동일 면적당 트랜지스터 집적도를 2배로 높일 수 있다. 이에 따라 전력 효율이 2배 개선된다.

통상 반도체 공정이 한 세대 진화할 때마다 기대할 수 있는 성능 개선 폭은 약 15% 수준이다. 반면 수직 적층 구조는 트랜지스터 수가 단숨에 2배로 늘어나는 만큼 이론적으로 100%의 성능 향상이 가능하다.

더 작은 면적에서 더 낮은 전력으로 방대한 연산을 처리해야 하는 고성능컴퓨팅(HPC) 칩에 최적화된 구조인 셈이다.

삼성전자 반도체연구소 관계자는 "이번 연구는 로직 반도체의 기본 단위인 트랜지스터를 수직으로 쌓아 올리는, 건출으로 비유하면 '벽돌'을 만든 것"이라며 "향후  회로가 정상 동작하는지 검증하는 테스트 회로(Ring Oscillator)와 고속 임시 메모리 회로(SRAM)를 개발해 제품화를 위한 다음 걸음을 내딛으려 한다"고 말했다. 나병현 기자