삼성전자가 차세대 패키징기술인 패널레벨패키징(PLP)을 앞세워 파운드리(반도체 위탁생산)사업 경쟁력을 높일 것으로 전망된다.

패키징은 반도체를 외부환경으로부터 보호하고 완제품에 알맞은 성능을 발휘하게끔 형태를 만드는 공정을 말한다. 파운드리기업이 고객사에 고성능 반도체를 제공하기 위해서는 그만큼 수준 높은 패키징기술이 필요하다. 

15일 반도체업계에 따르면 최근 삼성전자 반도체에서 패널레벨패키징 적용범위가 확대되는 것으로 파악된다.

삼성전자는 2019년 6월 삼성전기에서 인수한 패널레벨패키징사업이 2020년 영업손실 44억 원을 냈다고 사업보고서를 통해 밝혔다. 

패널레벨패키징사업은 애초 지난해에만 영업손실 2천억 원대를 볼 것으로 전망됐는데 예상을 뒤집고 손익분기점에 근접한 실적을 거둔 것이다. 패널레벨패키징 산출물은 모두 삼성전자 내부 반도체 공정에 투입되는 것으로 나타났다.

패널레벨패키징은 정확하게는 팬아웃-패널레벨패키징(FO-PLP)을 말하는데 현재까지 패키징 기술 가운데 가장 진보한 형태로 평가된다. 수율(생산품 대비 양품 비율)을 개선하고 설계 개선보다 낮은 비용으로 반도체 성능을 높이는데 도움이 된다. 

패키징은 기본적으로 크게 2가지로 나뉜다. 하나는 웨이퍼에서 반도체칩(다이) 하나하나를 잘라 개별적으로 패키징하는 전통적(컨벤셔널) 패키징, 다른 하나는 웨이퍼에서 칩을 분리하지 않고 바로 패키징하는 웨이퍼레벨패키징(WLP)이다.

웨이퍼레벨패키징은 컨벤셔널 패키징보다 더 발달한 방식이다. 칩 크기 그대로 패키징할 수 있기 때문에 반도체 완제품 크기를 최소화할 수 있다. 컨벤셔널 패키징과 달리 기판이나 와이어 같은 부가재료가 들어가지 않아 재료비도 적게 든다.

다만 웨이퍼레벨패키징에도 단점이 있다. 웨이퍼 그대로 패키징하는 만큼 칩 가운데 불량품이 있어도 골라낼 수 없다. 또 반도체 입출력단자를 배치할 면적이 칩 내부로 제한돼 데이터 처리속도를 높이는 데 한계가 있다.

이런 단점을 개선하기 위해 팬아웃-웨이퍼레벨패키징(FO-PLP)이 개발됐다. 기존 웨이퍼레벨패키징과 가장 큰 차이는 웨이퍼에서 칩을 잘라낸다는 것이다. 언뜻 컨벤셔널 패키징과 비슷해 보이지만 잘라낸 칩을 다시 웨이퍼 형태 원판(캐리어)에 배치해 패키징한다는 점에서 다르다.

이 방식을 사용하면 칩을 자르고 배치하는 과정에서 불량품을 골라내 최종 제품의 수율(생산품 대비 양품 비율)이 개선된다. 또 원판에 배치된 칩은 서로 간격을 조절할 수 있어 더 큰 면적의 패키징이 가능해진다. 입출력단자를 칩 외부로 확장시켜 성능을 높일 수 있는 것이다.

팬아웃-패널레벨패키징은 여기서 한 발짝 더 나아간다. 칩을 잘라내 배치할 때 웨이퍼형 원판 대신 사각형 패널을 사용하는 방식이 적용된다. 원판 위에 사각형 칩을 배치하는 팬아웃-웨이퍼레벨패키징과 비교해 한 번에 더 많은 칩을 패키징할 수 있다. 

원판과 칩의 모양 차이로 낭비되는 재료도 줄어든다. 삼성전자에 따르면 팬아웃-웨이퍼레벨패키징에서는 원판 활용면적이 최대 85%에 그친다. 반면 팬아웃-패널레벨패키징은 95%에 이르는 면적을 활용할 수 있다.

하지만 팬아웃-패널레벨패키징에도 약점이 존재한다. 기존 원형 웨이퍼 관련 장비를 그대로 이용할 수 있는 팬아웃-웨이퍼레벨패키징과 달리 전용 장비를 새로 도입해야 한다. 또 한꺼번에 많은 칩을 패키징하는 특성상 반도체 일감을 대량으로 확보하지 못하면 수익성이 악화할 수도 있다. 기존에 삼성전기에서 패널레벨패키징사업을 운영했을 때 실적이 부진했던 이유도 이런 특성에 기인한 것으로 분석된다. 

하지만 대규모 투자와 일감 확보가 쉬운 삼성전자가 패널레벨패키징사업을 인수해 직접 운영하면서 고성능 반도체 위주로 패널레벨패키징 적용에 속도가 붙은 것으로 보인다. 

다만 삼성전자 관계자는 “어떤 제품에 패널레벨패키징이 적용되는지는 밝히기 어렵다”고 말했다.

팬아웃-패널레벨패키징은 삼성전자 파운드리사업의 경쟁력을 높일 수 있는 기술로 주목받고 있다. 패키징기술이 반도체 회로를 미세화하는 것 못지않게 파운드리 고객사 유치에 중요한 요소로 꼽히기 때문이다.

팹리스(반도체 설계 전문기업)에게도 수 나노(nm)급의 미세한 반도체를 설계하는 것보다 고도의 패키징기술을 적용해 반도체 성능을 개선하는 쪽이 비용 절감에 더 유리할 수 있다. 시장 조사업체 IBS에 따르면 반도체 설계비용은 7나노급에서 3억 달러, 5나노급에서 5억3천만 달러에 이른다.

반도체전문 매체 세미콘덕터엔지니어링은 “전통적 반도체 설계는 점점 더 복잡해지고 비싸진다”며 “많은 반도체 공급사들이 이를 대체하기 위해 고급 패키징 기술을 모색하고 있다”고 말했다. 

세계 1위 파운드리 대만 TSMC와 삼성전자 파운드리사업부의 경쟁 구도도 패널레벨패키징의 중요성을 높이고 있다. TSMC는 2016년부터 팬아웃-웨이퍼레벨패키징을 상용화해 삼성전자를 따돌리고 애플 등 여러 고객사를 확보한 것으로 알려졌다. 

이재윤 유안타증권 연구원은 “TSMC는 팬아웃-웨이퍼레벨패키징 양산에 성공하면서 삼성전자와 양분하고 있던 애플의 애플리케이션 프로세서(AP) 위탁생산 물량을 독점하게 됐다”며 “삼성전자가 TSMC와 격차를 줄이려면 늦어도 2021년에는 고사양 AP를 양산하는 데 패널레벨패키징을 적용할 수 있어야 한다”고 말했다.

삼성전자는 패널레벨패키징 이외에도 여러 패키징 기술을 시스템반도체에 적용하고 있다.

지난해 8월에는 시스템반도체를 수직으로 적층하는 엑스큐브(X-Cube) 기술을 공개했다. 연산을 담당하는 부분과 저장공간을 담당하는 부분을 위아래로 쌓아 전체 반도체 면적을 줄이면서도 데이터 처리속도를 개선할 수 있게 됐다. [비즈니스포스트 임한솔 기자]