[비즈니스포스트] 삼성전자 파운드리(반도체 위탁생산)에서 시니어 매니저로 일한 경험이 있는 인텔 매니저가 삼성전자, TSMC, 인텔의 파운드리 기술력 차이는 크지 않다고 주장했다. 다만 수율(완성품 비율)에서 그 차이를 보일 뿐이라고 주장했다.

이어 삼성전자가 3나노 공정기술에서 수율 문제를 겪는 이유는 차세대 초미세공정 기술의 기준이 되는 4나노 공정에서 위험도가 높은 공정설계(Integration Scheme)을 선택했기 때문이라는 분석을 내놨다.
 

26일 반도체 업계 취재를 종합하면 3나노 등 초미세 공정에서 대부분 세계 파운드리 시장 점유율을 차지하고 있는 대만 TSMC와 위기에 놓인 삼성전자와 인텔 파운드리의 기술력 격차는 크지 않다는 관측이 나왔다.

엑스(구 트위터)에서 활동하는 정보유출자(팁스터) 테크펀드는 최근 전문가 인터뷰 플랫폼 테거스(Tegus)를 통해 삼성전자에서 시니어 매니저로 일했던 현 인텔 파운드리 매니저 분석을 공유했다.

이 인텔 매니저는 “내가 경험한 마지막 삼성전자 파운드리 기술은 핀펫(FinFET) 공정을 활용한 4나노였다”며 “삼성전자의 최근 국제전자소자학회(IEDM) 발표를 봤고, 현재 인텔에서 게이트올어라운드(GAA) 공정을 연구하고 있어 (파운드리 업계 상황에 대한) 일반적 이야기를 할 수 있을 것”이라고 말했다.

그는 사실상 핀펫 공정과 GAA 공정의 차이는 크지 않다고 설명했다.

핀펫 공정은 트랜지스터의 기존 평면(2D) 구조의 한계를 극복하기 위해 도입된 3D 공정 기술이다. 3D 구조를 통해 전압을 가하는 게이트와 접점 면적을 키워 성능 향상과 누설 전류를 줄일 수 있다. 

GAA는 핀펫에서 한 단계 더 나아간 공정으로, 삼성전자가 가장 먼저 도입했다. 전류가 흐르는 채널 4개 면을 게이트가 둘러싸 전류의 흐름을 세밀하게 조절할 수 있다. GAA 공정은 핀펫보다 50% 전력효율 향상과 35% 성능 개선이 가능한 것으로 알려졌다.

인텔 매니저는 두 공정 기술과 관련해 “먼저 알아둬야 할 것은 GAA는 핀펫과 비교해 매우 달라보이지만, 실제 차이는 아주 제한적”이라며 “수직 필러만을 만드는 핀펫에서 GAA는 수평 필러까지 만드는 것”이라고 설명했다. 

그는 해당 수평 필러를 배치하고 특징화하는 것이 성능을 결정하고, 구조설계(Integration Scheme)가 수율을 결정하는데, 두 가지가 파운드리 신뢰도에 영향을 미친다고 분석했다.

이어 그는 파운드리 성능 측면에서 삼성전자, TSMC, 인텔은 큰 차이가 없다며, 핀펫 공정과 GAA 공정 기술의 차이가 크지 않아 세 기업 모두 가능한 기술이라고 했다.

그는 다만 삼성전자가 모든 부품을 하나로 통합하는 과정에서 수율 문제가 발생했다고 전했다. 특히 3나노 이하 첨단 공정의 기준이 되는 4나노에서 위험도가 높은 구조설계를 선택했다고 했다.

그는 “역사적으로 차세대 기술에 대한 세부 결정은 이전 기술을 기반으로 하거나, 벤치마킹을 통해 이뤄진다”며 “(차세대 공정에 대한) 대부분 결정은 4나노 기술을 기반으로 했다”고 설명했다.

이어 “삼성전자는 4나노 공정에서 위험도가 높은 구조설계를 채택했다”며 “장치를 소형화하기 위해 내린 몇몇 결정은 극단적이고, 최선의 선택이 아니었다”며 수율 문제의 원인을 분석했다. 김호현 기자